Xreferat.com » Рефераты по цифровым устройствам » Лабораторный практикум

Сколько стоит написать твою работу?

Работа уже оценивается. Ответ придет письмом на почту и смс на телефон.

?Для уточнения нюансов.
Мы не рассылаем рекламу и спам.
Нажимая на кнопку, вы даёте согласие на обработку персональных данных и соглашаетесь с политикой конфиденциальности

Спасибо, вам отправлено письмо. Проверьте почту .

Если в течение 5 минут не придет письмо, возможно, допущена ошибка в адресе.
В таком случае, пожалуйста, повторите заявку.

Спасибо, вам отправлено письмо. Проверьте почту .

Если в течение 5 минут не придет письмо, пожалуйста, повторите заявку.
Хотите промокод на скидку 15%?
Успешно!
Отправить на другой номер
?Сообщите промокод во время разговора с менеджером.
Промокод можно применить один раз при первом заказе.
Тип работы промокода - "дипломная работа".

Лабораторный практикум

ЛАБОРАТОРНАЯ РАБОТА 1


СИНТЕЗ КОМБИНАЦИОННЫХ СХЕМ


1 Цель работы


Настоящая лабораторная работа знакомит студентов с основными логическими функциями и реализующими их элементами широко распространенной I55 серии интегральных микросхем, развивает навык в составлении уравнений, описывающих структуру логических устройств, их минимизации и реализации с учетом имеющегося набора логических элементов.


2 Краткая теория вопроса


2.1 Минимизация булевых функций

Для получения минимальной дизъюнктивной нормальной формы булевой функции воспользуемся методом карт Карно. Карты Карно позволяют достаточно быстро и эффективно минимизировать функции от малого числа (четыре - шесть) аргументов. При этом весьма просто минимизируются неполностью определённые функции. Такой класс функций наиболее часто встречается в проектировании простых узлов ЭВМ, в частности, узлов, синтезируемых на основе конечных автоматов.

Чтобы быстрее нанести булеву функцию, заданную таблично или алгебраически (СДНФ), рекомендуется следующий практический прием.

Основой будем считать карту Карно для четырех аргументов; из двух таких карт формируется карта для пяти аргументов, из четырех таких карт - карта Карно для шести аргументов. Так как аргументы являются переменными двоичного алфавита, то наборы аргументов можно рассматривать как целые двоичные числа.

Взаимное расположение аргументов должно быть чётко фиксированно, например, будем считать, что X1 - это первый разряд (младший), X2 - второй разряд, X3 - третий разряд, X4 - четвертый разряд и X5 - старший разряд. Четыре младших разряда определяют номер клетки внутри ос-

а) Карта Карно


б) Карта Карно - “правило четырех Z”


Рисунок 1 - Карты Карно для пяти переменных


новной карты Карно, а пятый разряд задает номер такой карты (0 или 1). Если вместо двоичного кода воспользоваться десятичным эквивалентом, то номера наборов на карте Карно для пяти аргументов можно записать в виде изображённом на рисунке 1.а.

Расположение номеров наборов (клеток) в основной карте Карно легко запоминается по мнемоническому “правилу четырёх Z”. Это правило заключается в следующем: Z большое - это клетки 0,1,2,3; Z узкое - 4,5,6,7; Z широкое - 8,9,10,11; Z малое - 12,13,14,15.

В других картах принцип четырёх Z сохраняется, изменяются только направления и начальные точки (рисунок 1.б).

Если в таблице истинности отсутствуют некоторые строки, что соответствует неиспользованным кодам состояний (избыточное состояние) и запрещенным комбинациям входных сигналов, то в соответствующих клетках карты Карно ставятся прочерки или звёздочки.

На этих наборах (клетках) доопределяются значения функций так, чтобы получилась минимальная ДНФ булевой функции.


2.2 Пороговый элемент

Пороговым элементом называется логический элемент с n двоичными входами Xn , ... ,Xi , ... , X1 и одним выходом F, причем каждому входу Xi приписан некоторый “вес” Pi .

Сигнал на выходе порогового элемента принимает значение “1” только тогда , когда сумма весов входов , на которых сигнал имеет значение “1” (Xi =1), превосходит некоторый порог l. Таким образом, действие такого однопорогового элемента может быть описано функцией:



Структурой порогового элемента называется упорядоченный набор {Pn ,...,Pi ,...,P1 , l). При этом веса и порог могут быть любые действительные значения, однако будем считать их только целочисленными, как положительными, так и отрицательными. Логическая функция, которую реализует пороговый элемент, определяется только его структурой, т.е. значениями весов и порога.

Рассмотрим синтез порогового элемента.

Пример: Построить пороговый элемент в базисе И-НЕ со структурой {-2,1,3,2},т.е. веса P1=3,P2=1,P3=-2 , порог l=2 .

Решение: 1 этап. Построим таблицу функционирования такого элемента с заданной структурой. Для этого нам необходимо заполнить столбец суммы. Значения суммы мы найдем по формуле PiXi.


Таблица 1 - Таблица

функционирования

X3

-2

X2

1

X1

3

F

l=2

0

0

0

0

0

0

0

1

3

1

0

1

0

1

0

0

1

1

4

1

1

0

0

-2

0

1

0

1

1

0

1

1

0

-1

0

1

1

1

2

1


2 этап. Запишем СДНФ полученной функции F=X2X1+X3X2X1

3 этап. После минимизации получим

F= X1 X2+ X1 = X1(X2+)

4 этап. Приведем полученную функцию в базис И-НЕ

5 этап. Строим схему (рисунок 2).


Частным случаем порогового элемента является мажоритарный элемент с нечетным числом n входов.


2.3 Мажоритарный элемент

Мажоритарным элементом называют логический элемент, работающий по принципу большинства. Принцип большинства



Рисунок 2 - Пороговый элемент


заключается в том, что если большинство входных сигналов равно 1 или 0, то и выходной сигнал будет соответственно равен 1 или 0. Хотя принципиально количество входов мажоритарного элемента может быть равно любому нечётному числу, на практике чаще всего применяются элементы с количеством входов 3 и 5.

Работа мажоритарного элемента на три входа описывается булевой функцией M(X,Y,Z) , определяемой следующей таблицей истинности (таблица 2).


Таблица 2 - Таблица

истинности

X

Y

Z

M(X,Y,Z)

0

0

0

0

0

0

1

0

0

1

0

0

0

1

1

1

1

0

0

0

1

0

1

1

1

1

0

1

1

1

1

1

СДНФ данной функции мажоритарности запишется M(X,Y,Z)=YZ+XZ+XY.

Минимизируя это выражение при помощи карт Карно, получим M(X,Y,Z)=XY+XZ+YZ.

Для этой функции вводится специальное обозначение, которое сокращает запись функции M(X,Y,Z)=XY+XZ+YZ=X#Y#Z.

Такая запись означает, что для получения из неё первоначальной минимальной ДНФ надо взять по коньюкции второго ранга по каждой переменной и объединить их знаком дизъюнкции. На рисунке 3 показана схема мажоритарного элемента на три входа и его условное обозначение.

X

& 1 2

Y & M


Z &

а) Мажоритарный элемент б) Условное обозначение


Рисунок 3 - Схема мажоритарного элемента и его условное обозначение

3 Описание лабораторного макета


В лабораторной работе используется ряд комбинационных логических интегральных микросхем 155 серии, логические входы и выходы которых подключены к гнёздам разъёмов, образующих наборное поле на передней панели лабораторного макета. Соединяя гнезда наборного поля проводниками со штеккерами на концах, можно реализовать различные типы комбинационных логических устройств.

Для задания наборов аргументов логических функций используется генератор кодов, основой которого является пятиразрядный счётчик, построенный на Т - триггерах (из элементов 155-ой серии). На прямых выходах счётчика, выведённых на наборное поле передней панели стенда, можно получить 32 различные комбинации или 32 двоичных числа. Через соответствующие гнёзда каждый из пяти разрядов счётчиков может быть установлен в “1” или “0”. Кроме того, подключив вход счётчика (Сч) к выходу генератора одиночных импульсов (“0”-“1”), можно обеспечить последовательный перебор кодовых комбинаций: каждое нажатие кнопки (Кн) увеличивает число, записанное в счётчике, на единицу. Схема и временная диаграмма работы генератора одиночных импульсов, построенного на основе антидребезгового триггера, приведена на рисунке 4.

Для индикации состояний разрядов счётчика, а также логических элементов используются индикаторные лампочки. Горение лампочки означает наличие кода “1” на выходе соответствующего элемента.

Лабораторная установка питается от сети переменного тока напряжением 220 В через блок питания со стабилизированным напряжением 5 В. Включение стенда осуществляется выключателем “Сеть”. Элементы серии 155 оперируют с сигналами двух уровней: низким (от 0 до 0,4В) - логический 0 и высоким (от 2,4В до 5В)- логическая 1.

Состав и количество микросхем, используемых в работе, приведены в приложении А. Обозначения логических микросхем приведены в приложении Б.

Микросхемы 1...7 выполняют простейшие логические функции И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ. Элементы 8 реализуют функцию ИСКЛЮЧАЮЩЕЕ ИЛИ (неравнозначность): . Элементы 9,10 выполняют более сложные логические функции И-ИЛИ-НЕ, например, работа элемента 9 описывается уравнением .


Рисунок 4 - Схема генератора одиночных импульсов и временная диаграмма генератора


4 Программа работы


1) Минимизировать следующие логические неполностью определённые функции, заданные в таблице 3, и составить принципиальную схему для реализации.


Таблица 3 - Таблица неполностью определенных функций

N

Принимают значения , равные 1 на наборах

Принимают значения , равные 0 на наборах

1

0, 5, 24, 29

3, 7, 8, 13, 16, 21

2

9, 12, 17, 20

1, 4, 13, 22

3

15, 19, 23, 31

0, 11, 22, 27

4

0, 3, 4, 7

5, 10, 22

5

3, 10, 15

7, 9, 11

6

13, 14, 21, 22

7, 9, 23, 28

7

6, 12, 15, 30

3, 14, 19, 31

8

11, 14, 26, 31

3, 12, 23, 27

9

2, 15, 18, 31

3, 6, 10

10

7, 11, 12, 24

1, 14, 22, 29

11

2, 15, 17, 19, 27

3, 6, 18, 29, 30

12

3,7, 11, 20, 24, 28

1, 14, 22, 29

2) Минимизировать следующие полностью определённые логические функции, принимающие значения, равные 1 на указанных наборах, и составить принципиальную схему для их реализации.

1.

0,4,8,10,11,12,14

7.

16,18,20,21,22,26,27,28,29

2.

17,20,22,25,26,27,28,30,31

8.

0, 2, 3, 12, 13, 15

3.

3,6,7,14,15,19,23,30,31

9.

3, 9, 11, 13, 18, 19, 27

4.

1,9,11,17,19,25,27

10.

1, 12, 17, 20, 21, 28, 29

5.

0,2,4,8,12,13,16,18,28

11.

3, 6, 7, 14, 27, 30, 31

6.

7, 13, 15, 25, 27, 29, 31

12.

0,8,10, 12, 13, 15, 26, 31

3) Минимизировать следующие полностью определённые логические функции, принимающие значения, равные 0 на наборах, и составить принципиальную схему для их реализации:

1.

0,1,8,9,17,25,28, 29

7.

1, 9, 25, 27, 28, 29

2.

0,8,16,20,24,28

8.

6,14, 15, 22, 23, 30

3.

3, 11, 15, 31

9.

9, 13, 15, 27, 29, 31

4.

3, 10, 11, 18, 27

10.

7, 14, 15, 22, 30

5.

7, 11, 15, 22, 23, 30

11.

9, 11, 23, 30, 31

6.

3 , 10 , 11 , 22 , 23 , 30

12.

9 , 11 , 21 , 22 , 23

4) Минимизировать схему выбора чисел из 5-разрядного счётчика и составить принципиальную схему для реализации (на выходе схемы выбора должна появиться 1 при подаче на вход любого из выбираемых чисел).

1.

Всех чисел 20 >= M>= 8 .

2.

Всех чисел M=<7

3.

Всех чисел M>8

4.

Всех чисел M<7

5.

Всех чисел M, кратных 4 ,если M<24

6.

Всех чисел 12

7.

Всех чисел 20>M>27

8.

Всех чисел 12=

9.

Всех нечётных чисел 11

10.

Всех чётных чисел 11

11.

Всех чисел 7=


5) Минимизировать системы функций, описывающих преобразователи одного кода в другой. Коды заданы ниже.

1.

I-II

7.

V-I

13.

V-III

2.

I-III

8.

VI-I

14.

VI-III

3.

I-IV

9.

IV-II

15.

VI-IV

4.

I-V

10.

V-II

16.

V -IV

5.

I-VI

11.

VI-II

17.

VI-V

6.

IV-I

12.

IV-III

18.

III-I

6) Построить схему порогового элемента на К входов (выходной сигнал равен 1, если суммарное число единиц на входах не меньше, чем значение порога P) при разных весовых коэффицентах входов, указанных в таблицах 4 и 5.


Таблица 4 - Таблица Таблица 5 - Таблица

N

K

P

1

3

2

1

2

4

2

1

3

4

3

1

4

5

3

1

5

5

4

1

6

5

2

1

7

5

4

2

весовых коэффициентов весовых коэффициентов

N

K

P

8

5

4

2,1,2,1,2

9

5

3

1,2,1,2,1

10

4

2

1,1,1,2

11

4

3

2,1,1,2

12

5

3

1,1,1,1,3

13

4

3

1,1,1,2

14

5

5

1,2,3,4,5


7) Построить схему сравнения двухразрядных кодов M и P, принимающих значение 1 в следующих случаях:

1) M=P; 2) M

P; 4) M=

=P; 6) M P.


8) Построить мажоритарный элемент на 5 входов

В процессе выполнения работы после сборки схемы требуется проверить правильность функционирования последней и устранить допущенные ошибки. Ошибки могут быть сделаны или во время формального синтеза схемы или во время сборки узла. Методика отыскания и устранения ошибок проектирования и синтеза узла заключается в следующем.

Детальному рассмотрению подвергают исходное состояние и комбинацию входных сигналов, при действии на которых выполняется неверный переход, т.е. не соответствующий заданной таблице переходов или выходов устройства. В первую очередь делают подстановку исследуемого набора аргументов в функции возбуждения и выхода и убеждаются, что формально устройство переводится в нужное состояние и формируется заданное значение функции выхода. Если эти условия не выполняются, то ошибка произошла во время формального синтеза и необходимо тщательно перепроверить его этапы.

В противном случае ошибка допущена при сборке узла, тогда поиск ее ведется следующим образом. Для данного исходного состояния устройства и комбинации входных сигналов с помощью индикатора проверяются значения всех функций возбуждения и функций выхода. Если значения каких-либо функций не соответствуют таблице истинности, то ошибки следует искать в комбинационных схемах этих функций.

Последовательно продвигаясь от выхода комбинационной схемы ко входам, с помощью индикатора проверяют значения сигналов на выходах и входах промежуточных логических элементов. Эти значения сверяют с ожидаемыми, которые получают подстановкой данного набора аргументов в исследуемую функцию возбуждения или выхода. Несоответствие значений свидетельствует о неисправности логического элемента или о неправильном соединении элементов. После устранения неисправности повторяют полную проверку функционирования заданного устройства по таблице переходов и выходов.


5 Содержание отчёта


В результате выполнения рабочего задания должны быть подготовлены таблицы логических функций, заполненные карты Карно, принципиальные схемы синтезируемых устройств. По указанию преподавателя для ряда синтезированных схем составляются соответствующие дуальные схемы. На занятии производится сборка схем и проверка правильности их функционирования.

Защита работы производится при представлении отчёта, который должен содержать: индивидуальные задания; минимизацию функции выбранным методом; аналитические уравнения минимизированных функций; уравнения, соответствующие выбранному схемотехническому решению; принципиальные схемы.


6 Контрольные вопросы


6.1 Чем отличаются полностью определённые логические функции от неполных? Как производится их минимизация?

6.2 Как проводится минимизация логических уравнений с шестью переменными?

6.3 Нарисуйте структуру порогового элемента.

6.4 Чем отличается мажоритарный элемент от порогового?

6.5 Дайте понятия основной и дуальной схемы.


Список литературы


1. Шило В.Л. Популярные цифровые микросхемы. - Челябинск: Металлургия, 1989.

2. Алексенко А.Г., Шагурин И.И. Микросхемотехника. - М.: Радио и связь, 1990.

3. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. -Л.: Энергоатомиздат,1986.


27


ЛАБОРАТОРНАЯ РАБОТА 2


ИССЛЕДОВАНИЕ БИСТАБИЛЬНЫХ ЯЧЕЕК


1 Цель работы


Целью настоящей работы является научить студентов самостоятельно проводить анализ различных типов бистабильных ячеек; выявлять в этих схемах опасные состязания (критические гонки); на основании теоретического анализа составлять функции переходов указанных ячеек; при определенных условиях уметь устранять опасные состязания.


2 Краткая теория вопроса


Схемы, составленные из логических элементов и имеющие петли, называются логическими схемами с обратными связями. Петлей называется такая цепь, у которой выход последнего элемента схемы соединен хотя бы с одним входом первого элемента.

Отметим, что общим свойством комбинационных схем является отсутствие петель.

Функционирование схем с обратными связями не может быть полностью описано системой переключательных функций. Особенностью логических схем с обратными связями является зависимость состояния выходов схемы не только от значений входных переменных в данном такте, но и от сигналов, действовавших в предыдущие моменты времени. Поэтому такая схема может рассматриваться как цифровой автомат.

Считается, что схема с обратной связью находится в устойчивом состоянии, если состояние ее выходов может сохраняться неограниченно долго.

Неустойчивым состоянием схемы будет такое, которое существует лишь короткое время, соизмеримое с длительностью переходных процессов в схеме.

Наличие в схеме двух и более устойчивых состояний указывает на то, что схема может быть использована для запоминания некоторых сигналов, поступающих на схему по внешним цепям.

В качестве элементарного примера анализа схемы с обратными связями рассмотрим схему, построенную на логических элементах ИЛИ-НЕ, которая представлена на рисунке 1.

Нетрудно убедиться, что выходная переменная z удовлетворяет следующему логическому уравнению

. (1)

Для решения этого уравнения составим таблицу соответствия входных и выходных переменных (таблица 1). Под решением уравнения будем понимать набор констант x, y, z, подстановка которых в исследуемое уравнение (1) превращает его в тождество.

Из таблицы 1 следует, что решением уравнения (1) будут следующие наборы констант: 0 0 1; 1 0 0; 1 0 1; 1 1 0. Таким образом, входным наборам xy=00 и xy=11 всегда будет соответствовать выходное значение z=1 и z=0 соответственно.

Для этих наборов существует единственное решение, которое не зависит от состояния выхода z.

Если же на вход схемы подать сигналы xy=10, то выход z может принимать как значение нуля, так и единицы, т.е. сигнал на выходе будет зависеть от состояния схемы, которое в свою очередь зависит от сигналов, действовавших в предыдущие моменты времени.

Для этих наборов существует единственное решение, которое не зависит от состояния выхода z.

Если же на вход схемы подать сигналы xy=10, то выход z может принимать как значение нуля, так и единицы, т.е. сигнал на выходе будет зависеть от состояния схемы, которое в свою очередь зависит от сигналов, действовавших в предыдущие моменты времени.

Рисунок 1 - Логическая схема на ИЛИ-НЕ


Таблица 1 - Таблица соот-

ветствия

x

y

z

0

0

0

0

0

1

1

1

0

0

1

1

0

1

1

0

1

1

0

0

0

1

0

1

1

1

1

1

0

1

0

0

Рассмотрим теперь процессы, которые будут происходить в схеме при подаче входного набора xy=01. Будем считать для определенности, что в момент подачи этих сигналов на выходе был уровень z=1. Примем, что время задержки у всех логических элементов одинаково и равно t. Тогда через время t на выходах


элементов D1 и D2 одновременно установится сигнал 0. Через время 2t на выходе элемента D3 установится сигнал 1, а через время 3t на выходе z установится сигнал 0 и т.д., т.е. на выходе схемы будут происходить изменения сигнала с 0 в 1 и с 1 в 0. Учтем, что на входе комбинация сигналов (xy=01) при этом не изменяется.

Таким образом, в этой схеме будут происходить колебания с периодом 6t.

При малой величине t (большой частоте) колебания могут сорваться из-за того, что передача сигнала при такой частоте будет происходить без восстановления уровня (без усиления). В этом случае на выходе установится некоторая промежуточная нестандартная амплитуда сигнала. Аналогичная ситуация будет иметь место, если правую часть уравнения (1) реализовать на элементах (диодах)