ПОСТРОЕНИЕ VERILOG-МОДЕЛИ BER-ТЕСТЕРА ДЛЯ ПРОВЕРКИ КАНАЛОВ СВЯЗИ ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ
|(count == 40) // выбранному варианту задания на курсовой проект)
|(count == 700)
|(count == 940)
|(count == 400)
|(count == 126)
|(count == 127)
|(count == 128)
|(count == 129)
|(count == 130))
begin
g3 = 1; // ошибку формировать нужно
end
else
begin
g3 = 0; // ошибку формировать не нужно
end
endmodule
4.2.4. Файл BER-DCE_module.v
module DCE (out40, out30); // Наименование модуля, список выходов и входов (входов // нет)
output out40, out30; // Выходы
reg g1; // Описание одноразрядного регистра g1
parameter M=5, N=3; // М - длина регистра, N - точка подключения
// обратной связи. Возможные сочетания М и N:
// 3 2, 4 3, 5 3, 6 5, 7 6, 9 5, 10 7, 11 9, 15 14, 17 14,
// 18 11, 20 17, 21 19, 22 21, 23 18, 25 22, 28 25, 29 27,
// 31 28, 33 20, 35 33, 36 25, 39 35
reg [1:M] A; // Описание М-разрядного регистра A
reg temp; // Описание одноразрядного регистра temp
initial A = 1; // Начальная установка регистра А
assign out30 = A[N] ^ A[M], out40 = g1; // Описание поведения выходов модуля
initial begin: stopper // Остановить процесс моделирования
#20040; $stop; // по истечении 2040 элементарных единиц
end // времени (один такт = 20 единицам времени)
always begin: RxC_generator // тактовый генератор:
#10 g1 = 0; // длительность паузы = 10 единицам времени
#10 g1 = 1; // длительность импульса = 10 единицам времени
end
always begin: pseudorandom_RxD // Генератор псевдослучайной последовательности битов
@(posedge g1) // По положительному фронту сигнала с регистра g1:
temp = A[N] ^ A[M]; // сохранение старого значения суммы по модулю два A[N] и A[M],
A = A >> 1; // сдвиг кода в регистре А на один разряд вправо,
A[1] = temp; // запись в первый разряд регистра А содержимого регистра temp
end
endmodule
Рис. 4.2. Пример временных диаграмм сигналов BER-тестера, полученных в результате моделирования. Из них следует, что ошибка при передаче синхросигнала по линии обнаруживается
Литература
1. Сухман С.М., Бернов А.В., Шевкопляс Б.В. Компоненты телекоммуникационных систем. Анализ инженерных решений. – М.: МИЭТ, 2002.– 220 с.
2. Hyde
Daniel C. CSCI 320 Computer
Architecture. Handbook on Verilog HDL.
Bucknell University, 1997.
Составитель – Б. В. Шевкопляс
31. 03. 2002